SSPA för VHF med LDMOS i ren klass A

S

SA7ELF

Well-Known Member
Jag har börjat titta lite på olika kit och byggbeskrivningar at VHF slutsteg med LDMOS-transistorer och är sugen på att designa något enkelt från scratch, men eftersom jag inte känner att jag förstår mig på eller reder ut att konstruera fas-splittern för att köra push-pull så tänkte jag att man borde kunna bygga en single ended-krets som arbetar i klass A. Visst, det kommer bli varmt och lämna väldigt låg uteffekt men jag tänker att det ändå kan vara både lärorikt och roligt.

Jag har bara lyckats hitta ett enda klass-A-slutsteg med LDMOS och det lämnar 10W på kortvågsbanden men jag önskar konstruera ett för 144MHz och hoppas kunna nå 25-50W

Ponera att man har en transistor där det är två transistorer i en och samma kapsling där ingångsimpedansen för varje enskild transistor är 1.6 + j2.5. Kan man då parallellkopplad de bägge direkt utan gate-motstånd och räkna med att hamna på 0.8 + j1.25 ?

Och hur gör man med bias? Konstruerar men den "som vanligt" och sedan justerar den till max-ström enligt datablad?
 
Jag har försökt följa några olika youtube-klipp för att bättre förstå hur man designar en klass A-förstärkare baserat på datablad och önskade arbetspunkter men blir inte mycket klokare

The Class A amplifier - basics and simulation (1/2)

The Class A amplifier - build and test (2/2)

Class A MOSFET amplifier using one transistor - with schematic

I princip alla instruktioner, klipp, scheman etc jag hittar oavsett FET eller BJT har ett motstånd mellan transistorn och jord för att få en negativ feedback, mestadels för stabilitets skull om jag förstått det hela korrekt men transistorn jag kikar på har två LDMOS-transistor inuti samma kapsel där man brukar löda fast den direkt i jordplanet vilket innebär att det är lite meckigt att få till motståndet mellan transistorerna och jord plus att de färdiga kit man kan köpa med liknande komponenter saknar detta motstånd vilket får mig att misstänka att man inte MÅSTE ha det. Korrekt?

Om vi sedan kikar på motståndet mellan matningsspänningen och drain så verkar det bästa vara en konstantströmskälla istället, men detta är onödigt dyrt och krångligt så jag tolkar infon i det första klippet som att en stöddig induktor är ett avsevärt bättre val än ett motstånd. Hur vet man ungefär vilket induktansvärde som kan vara bra att börja med? Är det samma tanke där som men mina LNA-experiment att man ska sträva efter minst 4-5 ggr kretsimpedansen? I fallet ldmos verkar utgångsimpedansen vara väldigt låg vilket i så fall innebär att nånstans i härradet 30-50 Ohm vid 144 MHz i mitt fall hade varit tillräckligt och vi pratar i så fall om knappt 0,1 uH (vilket låter lite för bra för att vara sant). Sen ska den å andra sidan hantera extremt hög ström istället.

Ytterligare en sak som förbryllar mig är spänningen i kretsen. Med en kraftig drossel verkar man kunna åstadkomma en utsignal som svänger med max 2ggr matningsspänningen (ca 14min 50sek in i första klippet). Enligt databladet har transistorn jag kikar på max-spec av spänning mellan drain och source på ~100V. Innebär det att jag inte kan ha mer än max 50V matningsspänning eftersom det kan existera 2ggr den spänningen i kretsen?

Jag önskar hålla en maxtemp på ca 65 grader Celsius på utsidan av transistorn och eftersom den har en termisk reistans "case to junction" på 0,45K/W och jag räknar med närmare 100W förlust antar jag att det ger mig ca 110 grader inuti själva transistorn? Dessutom borde det innebära att jag behöver en kylfläns som ligger på max 40 grader över normal rumstemp vid 100W in eller 0,4K/W eller hur?

Enligt tillverkarens datablad är max bias-ström strax över 2000mA men jag misstänker att den enorma förlusteffekten och även önskemål om linjäritet kommer begränsa mig till knappt hälften av det, men hur bör jag i mitt fall beräkna ungefärliga värden på Rb1 och Rb2 ?

Screenshot from 2024-01-01 16-38-33.png
 
Designproblemet för en BJT och en LDMOS-transistor ser fundamentalt olika ut.
En BJT är strömstyrd, och har dessutom en positiv temperaturkoefficient, så basspänningfallet och därmed
strömförstärkningen ökar med stigande temperatur.
För att stabilisera en BJT krävs alltid någon form av DC-motkoppling för att motverka detta, annars
kommer viloströmmen att skena när transistorn blir varm.

En MOSFET är däremot spänningsstyrd, och har en något negativ
temperaturkoefficient. Det är alltså lättare att stabilisera en MOS-transistor i klass A.

Allmänt sett finns det ett närmevärde för utgångsimpedansen hos en förstärkare i klass A eller klass AB
där Zut = Vcc^2/2*Put, så för en transistor matad med 50 V och med 50 W uteffekt blir Zut c:a 25 ohm.
Detta är tillräckligt nära för att kunna dimensionera anpassningsnät i brist på uppmätta data.

Dock måste i så fall transistorn matas med över 2 A drainström vilket är en utmaning när det gäller termisk design.
Det är endast ett fåtal transistorer som är karaktäriserade för sådan klass-A drift.

Man kan ibland hitta s-parametrar för klass-A drift med höga drainströmmar, för LDMOS-transistorn PD55035STR1-E från ST
finns s-parametrar med 0,5, 1 , 2 och 3 A drainström angivna vid 12,5 V, och impedansens belopp varierar mellan 5 och 3 ohm c:a.
Dock ska sådana värden tas med en "grabbnäve salt" när de ska användas för högre effekter, eftersom s-parametrar endast är
giltiga för små signaler när man fortfarande kan försumma olinjäriteterna i överföringsfunktionen.

Att gå i land med sådant här, i synnerhet den termiska designen, kräver åtskillig "fingertoppskänsla" och "engineering judgement",
man kan läsa mycket om detta här:


och i den klassiska läroboken i ämnet "Solid State Radio Engineering" skriven under tidigt 80-tal av
Herbert Krauss, Charles Bostian, Frederick Raab (W1FR), samt även "applikationnötter" från Siliconix för VMP-familjen.

Har själv behövt sätta mig in i frågeställningen när tillförlitlighetsproblem hos en 150 W MOSFET-förstärkare fick utredas
för snart 10 år sedan.
 
Last edited:
En fråga ang S-parametrar... Om dessa saknas från tillverkaren - kan man då koppla utgången på transistorn via en konding till Port S1 på sin VNA och svepa som vanligt med ingången på transistorn terminerad?
 
Man kan, och det är på detta sätt som man mäter upp s-parametrar.

I avsaknad av ett "s-parameter test set" där man kan koppla om mellan att mäta S11 och S21 respektive S22 och S12
får man manuellt vända på VNA:n.

Den stora utmaningen är att förse transistorn med rätt DC-matningar för att skapa arbetspunkten,
och att hindra självsvängningar. Sådan är relativt lätt när det gäller småsignaltransistorer, men betydligt värre på effekthalvledare.

Dessutom ska man alltid ha i minnet att s-parametrar som är uppmätta på detta sätt endast är giltiga för små signalnivåer.
Vill man ha data för effektnivåer där man måste ta hänsyn till olinjäriteter måste helt andra metoder användas.
 
Last edited:
Har kommit aningens längre i mina funderingar och även fått lite respons från Ampleon

Transistorn jag kikat på och eventuellt kommer bygga på är Ampleons BLF944P. En dubbel LDMOS specad för användning från HF upp till ca 1,3GHz och för uteffekter på strax över 100W. Max drain-to-source spänning är 106V och om det stämmer som det antyds i ett av ovanstående youtube-klipp att man kan åstadkomma signal på närmare 2ggr matningsspänningen antar jag att jag bör hålla mig under 50V matningsspänning för att inte riskera att ha över 100V någonstans i kretsen.

Databladet har kurvor för tomgångsström upp till 2000mA så jag antar att jag kan ligga på max 2000mA när jag justerar bias för drift i klass A.

Jag tänkte försöka göra en kretskortslayout med det som är inom den gråa rektangeln i min PDF-fil och hålla de två halvorna av transistorkapseln separata. Kantmonterade SMA-kontakter på in och utgången för varje transistor, ett matchningsnätverk på varje sida samt en drossel av lämplig storlek både för bias och Vd. För att hålla koll på tomgångsströmmen tänkte jag göra plats för ett ytmonterat effektmotstånd på 25 mOhm för att kunna använda panelinstrument med 50mV FS vid 2000mA

Ampleon har skickat mig touchstone-filer för transistorn men de sträcker sig endast upp till tomgångsström på 340mA och vid strax över 144MHz har varje transistor en impedans på 4,6 +j -22,5 vilket ger mig ett utgångsläge men det kommer säkert ändras en hel del vid optimal bias för klass A.

Om det är som jag tror så kan man justera in bias vid klass A genom att justera efter lägsta nivån av udda övertoner vid max utsignal. Om man har för låg bias-ström så kommer den undre "spetsen" av sinuskurvan bli trubbigare och därmed ge distorsion som jag antar man kan se som ökning av övertoner med en spektrumanalysator. (Jag har inte tillgång till oscilloskpo med tillräckligt hög bandbredd). Om man justerar bias för högt kommer istället den övre änden av sinuskurvan bli plattare och (antar jag) ge mer övertoner.

Genom att hålla transistorerna i den gemensamma kapslingen separata kan jag terminera dom var för sig både på in och på utångarna och mäta på en sida i taget. För att sedan använda det som ett PA i klass A behöver jag se till att splitta min RF-signal innan den går in i slutsteget och sedan slå ihop igen på utgången och allt är impedansanpassat för 50 Ohm.

Om jag senare vill köra push-pull kan jag koppla bort splitter och combiner och istället fasvända ena halvan 180 grader samt justera ned bias för lämplig klass AB-drift

I klass A räknar jag med att få ut ca 25-35W och visar det sig att det blir mer är det en bonus. Med en matningsspänning på ~46V och 2A Ids blir det knappt 100W per transistor eller totalt ca 200W värme som måste bort. Inte direkt försumbart men helt klart genomförbart - och sannolikt utan att behöva ha en lövblås bredvid sig :)
 

Attachments

  • BLF944P.pdf
    1,3 MB · Views: 8
  • LDMOS.pdf
    16,2 KB · Views: 7
Funderingarna går vidare och jag önskar lite input när det gäller filterdrosslarna för DC-matningen. Ponera att man önskar använda färdiga ytmonterade från t.ex. Coilcraft. Vad är det man behöver ta hänsyn till? Ström och önskat induktansvärde begriper jag men jag misstänker att det även är viktigt att se till att spolen har en självresonansfrekvens som ligger en bra bit över den tänkta arbetsfrekvensen för slutsteget?

Hade det varit möjligt att använda Coilcraft SER8050-501 till både gate och drain? 0,5uH bör ge en reaktans på över 400 Ohm vilket i mina öron låter väldigt bra eller?
 

Attachments

  • ser80xx.pdf
    203,2 KB · Views: 5
En gammal konstruktion från mitten av 70-talet med LDMOS-transistorernas föregångare såg ut så här:

1705157074650.png

Man bör undvika drosslar i gate-kretsen därför att det finns risk för att åstadkomma en resonans som kan leda till en destruktiv självsvängning.
Att parallellkoppla två sektioner av en dubbel-FET med hög förstärkning upp i UHF-området är att "sticka ut hakan", eftersom man då saknar kontroll över parasitresonanser.

Värdet på drosseln som matar drain är synnerligen okritiskt, normalt brukar man se till att man har en reaktans på några 10-tal ohm som lämpligen utförs som en luftlindad spole.

Vid 50 W per transistor och 50 V matningsspänning så blir källimpedansens belopp grovt räknat c:a 15 ohm per transistor som då ska transformeras till 100 ohm i T-näten.

1705159952262.png
Värdena blir då serieinduktans 40 nH, parallellkapacitans 25 pF och seriekapacitans 20 pF.
En lämplig spole har 1,5 varv 10 mm diameter med 1,5 mm tråd och 5 mm längd.
 
Tackar AOM. Jag har skissat på ett aningens annorlunda matchningsnätverk eftersom du (när jag byggde bandpassfilter) rekommenderade kondensatorer som kopplingselement. Kondingen närmst ingången tänkte jag låta vara en trimkonding och spolar har jag förstått att man kan justera aningens genom att klämma ihop eller dra isär.

image (1).png
 
Det finns en orsak bakon varför man inte gör så där,
och det är att man inte vill ha högre Q i en transformationskrets än alldeles nödvändigt,
eftersom det ökar påfrestningarna på kretselementen.

Därför gör man helst utgångskretsar som L- eller T-nät enligt detta koncept:

1705333977934.png
Q i denna är grovt räknat hälften, vilket minskar påfrestningarna åtskilligt, i synnerhet när det gäller cirkulerande strömmar, vilka inte kan bortses från.
 
Har gjort lite simuleringar med var jag tror är ungefär motsvarande krets och det ser onekligen trevligare ut. Går det att få ännu lägre Q-värde och bredare passband?

clcc_2.png
 
Man kan aldrig få ett lägre Q i ett LC-nät än roten ur ((realdelen av lastimpedansen/
realdelen av källimpedansen)-1), så om man har 4,6 ohm källimpedans och 50 ohm
lastimpedans blir detta ungefär 3,1. Detta kan dessutom endast uppfyllas av ett nät med det minsta möjliga antalet komponenter, eller ett "kanoniskt nät".

Ett sådant har dock nackdelen att det blir svårt att justera för optimal anpassning, så man blir ofta tvungen att införa en komponent eller "frihetsgrad" till, mot priset av att Q blir lite större. Sådant gör det möjligt att justera anpassningsområdet relativt enkelt.
 
AOM, det du menar är, med andra ord, att man i anpassningen vill gå så kort väg som möjligt i Smith-diagrammet, för att få lågt Q? Jag har inte tänkt riktigt så tidigare, men det låter som en bra tumregel.
 
Det har egentligen inte med hur lång väg man går i Smith-diagrammet, dock är det så att
en kort väg motsvarar få komponenter, utan man vill undvika att komma långt ut i periferin,
för där är Q högre.

Om vi använder OZ2OE designen för ett 28 V 100 W PA med MRF317 som exempel:

1705406989581.png
Här ser man att Q blir 5,5 och det ligger mycket nära det teoretiska minimat
på roten (50/1,9)-1 eller 5,1. Om man i ställer väljer mer L ser diagrammet ut så här:

1705407383636.png
och då blir Q nära 3 gånger så högt, vilket ökar kretsförlusterna påtagligt.
Det är av den anledningen som man gärna vill utföra anpassningsnät med
flera länkar efter varandra med ett lågt Q i varje.
 
You must log in or register to reply here.
Back
Top